[30 Giugno 2023] Modifica CPU

[FeddyLix17]

[FeddyLix17]

1) Modifiche all'architettura

2) Word che esprime l'istruzione wvsj $t2, 15, 0x1A0A

• l'Opcode dell'istruzione wvsj (fornito in esadecimale dalla traccia) è uguale a $\Large 0x32_{16} = 0011\ 0010_2$ , codificato in 6 bit 110010

• il campo $rs, rappresentate il primo registro sorgente, è $t2, codificato in 5 bit come 01010(registro numero 10)

• il campo $rt, rappresentante il secondo registro sorgente, è uguale a 15, codificato in 5 bit come 01111(registro numero $t7)

• il campo immediate, rappresentante la base, è $\Large 0x1A0A_{16}$, codificato in 16 bit come 0001_1010_0000_1010

3) Durata totale ciclo di clock

Considerando

• la fase di Instruction Fetch, nella quale si accederà alla memoria, con tempo 360 ns

• la fase di Instruction Decode, nella quale si accederà ai registri con tempo 60 ns e in parallelo inizieranno l'estensione del segno rispettivamente di base e offset

• la fase di Execute, nella quale verrano parallelamente

  • calcolata la somma tra $addend ed il valore del registro $ra

  • finito di estendere il segno di offset ed in parte iniziato lo shift logico di 2 di quest'ultimo

  • finito di estendere il segno di *base * ed in parte calcolata la somma tra esso e 0x1011_0000

• la fase di Write Back, nella quale continueranno le operazioni parallelizate nella fase di Execute e verrà salvato nel registro $at la somma tra $addend e $ra

• una volta finite tutte le somme, ci sarà un'altra di Memory access nella quale si andrà ad aggiornare il program counter con il valore contenuto all'indirizzo di memoria *(0x1001 0000 + base) + (offset * 4)

la durata totale di un ciclo di clock tale da permettere l'esecuzione della nuova istruzione dovrà essere di almeno

$$ \Large 360 + 60 + 180 + 60 + 60 + 180 + 360 = 1260 ns $$

4) Control Unit malfunzionante

Sapendo che

• tutti i segnali di tipo don't care siano pari a 0

• e che la Control Unit difettosa sovrascriva il segnale Branch come segue:

$$ \Large Branch = 1 - jump $$

si analizza il comportamento del seguente frammento di codice

addi $s0, $0, 14
add $s1, $s0, $0
beq $s1, $s0, Out
j Exit
Out: subi $s0, $s0, 2
Exit: addi $v0, $s0, 2

assumendo che $s0 e $s1 e $v0 siano inizializzati a 0

• $\Large \text{addi \$s0, \$0, 14}$

al termine dell'istruzione il registro $s0 sarà correttamente uguale a 14

• $\Large \text{add \$s1, \$s0, \$0}$

al termine dell'istruzione il registro $s1 sarà correttamente uguale a registro $s0 = 14

• $\Large \text{beq \$s1, \$s0, Out}$

il salto avverrà correttamente in quanto i 2 registri $s0 e $s1 risultano uguali e il segnale di branch nonostante il malfunzionamento della Control Unit risulta lo stesso uguale a 1

• $\Large \text{j Exit}$

questa istruzione non viene raggiunta

• $\Large \text{Out: subi \$s0, \$s0, 2}$

al termine dell'istruzione il registro $s0 sarà decrementato di 2 quindi uguale a 16

• $\Large \text{Exit: addi \$v0, \$s0, 2}$

e $v0 sarà uguale a $s0 + 2 = 16 + 2 = 18

Al termine dell'esecuzione del frammento di codice, i valori di $s0 e $s1 e $v0 saranno rispettivamente 14, 16, e 18.

Important

Non sono sicuro al 100% che il punto 4 sia corretto, in attesa di altre soluzioni ufficiali e non consiglio di prendere le ultime informazioni riportate con le pinze