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Author: ruck314

axi/axi4/rtl/AxiRateGen.vhd

@@ -26,7 +26,7 @@ entity AxiRateGen is
    generic (
       TPD_G        : time    := 1 ns;
       COMMON_CLK_G : boolean := false;
-      AXI_CONFIG_G : AxiConfigType); 
+      AXI_CONFIG_G : AxiConfigType);
    port (
       -- AXI4 Memory Interface
       axiClk           : in  sl;

ethernet/RoCEv2/blue-lib/BypassWire.v

@@ -1,9 +1,9 @@
 
 module BypassWire(WGET, WVAL);
 
-   
+
    parameter width = 1;
-            
+
    input [width - 1 : 0]    WVAL;
 
    output [width - 1 : 0]   WGET;

ethernet/RoCEv2/blue-lib/CRegN5.v

@@ -75,13 +75,13 @@ module CRegN5
    wire   [width - 1 : 0]  Q_OUT_3 ;
    wire   [width - 1 : 0]  Q_OUT_4 ;
    wire   [width - 1 : 0]  Q_OUT_5 ;
-   
+
    assign Q_OUT_1 = EN_0 ? D_IN_0 : Q_OUT_0 ;
    assign Q_OUT_2 = EN_1 ? D_IN_1 : Q_OUT_1 ;
    assign Q_OUT_3 = EN_2 ? D_IN_2 : Q_OUT_2 ;
    assign Q_OUT_4 = EN_3 ? D_IN_3 : Q_OUT_3 ;
    assign Q_OUT_5 = EN_4 ? D_IN_4 : Q_OUT_4 ;
-   
+
    always@(posedge CLK)
      begin
         if (RST == `BSV_RESET_VALUE)

ethernet/RoCEv2/blue-lib/CRegUN5.v

@@ -67,13 +67,13 @@ module CRegUN5
    wire   [width - 1 : 0]  Q_OUT_3 ;
    wire   [width - 1 : 0]  Q_OUT_4 ;
    wire   [width - 1 : 0]  Q_OUT_5 ;
-   
+
    assign Q_OUT_1 = EN_0 ? D_IN_0 : Q_OUT_0 ;
    assign Q_OUT_2 = EN_1 ? D_IN_1 : Q_OUT_1 ;
    assign Q_OUT_3 = EN_2 ? D_IN_2 : Q_OUT_2 ;
    assign Q_OUT_4 = EN_3 ? D_IN_3 : Q_OUT_3 ;
    assign Q_OUT_5 = EN_4 ? D_IN_4 : Q_OUT_4 ;
-   
+
    always@(posedge CLK)
      begin
         Q_OUT_0 <= `BSV_ASSIGNMENT_DELAY Q_OUT_5 ;

ethernet/RoCEv2/blue-lib/RegUN.v

@@ -25,7 +25,7 @@ module RegUN(CLK, EN, D_IN, Q_OUT);
    // synopsys translate_on
 `endif // BSV_NO_INITIAL_BLOCKS
 
-   
+
    always@(posedge CLK)
      begin
         if (EN)