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Fri Nov 30 15:57:14 2018
Quartus II 64-Bit Version 15.0.0 Build 145 04/22/2015 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. TimeQuest Timing Analyzer Summary
3. Parallel Compilation
4. SDC File List
5. Clocks
6. Slow 1100mV 85C Model Fmax Summary
7. Timing Closure Recommendations
8. Slow 1100mV 85C Model Setup Summary
9. Slow 1100mV 85C Model Hold Summary
10. Slow 1100mV 85C Model Recovery Summary
11. Slow 1100mV 85C Model Removal Summary
12. Slow 1100mV 85C Model Minimum Pulse Width Summary
13. Setup Times
14. Hold Times
15. Clock to Output Times
16. Minimum Clock to Output Times
17. Slow 1100mV 85C Model Metastability Summary
18. Slow 1100mV 0C Model Fmax Summary
19. Slow 1100mV 0C Model Setup Summary
20. Slow 1100mV 0C Model Hold Summary
21. Slow 1100mV 0C Model Recovery Summary
22. Slow 1100mV 0C Model Removal Summary
23. Slow 1100mV 0C Model Minimum Pulse Width Summary
24. Setup Times
25. Hold Times
26. Clock to Output Times
27. Minimum Clock to Output Times
28. Slow 1100mV 0C Model Metastability Summary
29. Fast 1100mV 85C Model Setup Summary
30. Fast 1100mV 85C Model Hold Summary
31. Fast 1100mV 85C Model Recovery Summary
32. Fast 1100mV 85C Model Removal Summary
33. Fast 1100mV 85C Model Minimum Pulse Width Summary
34. Setup Times
35. Hold Times
36. Clock to Output Times
37. Minimum Clock to Output Times
38. Fast 1100mV 85C Model Metastability Summary
39. Fast 1100mV 0C Model Setup Summary
40. Fast 1100mV 0C Model Hold Summary
41. Fast 1100mV 0C Model Recovery Summary
42. Fast 1100mV 0C Model Removal Summary
43. Fast 1100mV 0C Model Minimum Pulse Width Summary
44. Setup Times
45. Hold Times
46. Clock to Output Times
47. Minimum Clock to Output Times
48. Fast 1100mV 0C Model Metastability Summary
49. Multicorner Timing Analysis Summary
50. Setup Times
51. Hold Times
52. Clock to Output Times
53. Minimum Clock to Output Times
54. Board Trace Model Assignments
55. Input Transition Times
56. Signal Integrity Metrics (Slow 1100mv 0c Model)
57. Signal Integrity Metrics (Slow 1100mv 85c Model)
58. Signal Integrity Metrics (Fast 1100mv 0c Model)
59. Signal Integrity Metrics (Fast 1100mv 85c Model)
60. Setup Transfers
61. Hold Transfers
62. Report TCCS
63. Report RSKM
64. Unconstrained Paths
65. TimeQuest Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2015 Altera Corporation. All rights reserved.
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, the Altera Quartus II License Agreement,
the Altera MegaCore Function License Agreement, or other
applicable license agreement, including, without limitation,
that your use is for the sole purpose of programming logic
devices manufactured by Altera and sold by Altera or its
authorized distributors. Please refer to the applicable
agreement for further details.
+-------------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary ;
+--------------------+----------------------------------------------------+
; Quartus II Version ; Version 15.0.0 Build 145 04/22/2015 SJ Web Edition ;
; Revision Name ; ECE2300 ;
; Device Family ; Cyclone V ;
; Device Name ; 5CEBA4F23C7 ;
; Timing Models ; Final ;
; Delay Model ; Combined ;
; Rise/Fall Delays ; Enabled ;
+--------------------+----------------------------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 4 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+---------------------------------------------------+
; SDC File List ;
+---------------+--------+--------------------------+
; SDC File Path ; Status ; Read at ;
+---------------+--------+--------------------------+
; ECE2300.sdc ; OK ; Fri Nov 30 15:56:58 2018 ;
+---------------+--------+--------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks ;
+------------+-----------+---------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------------------+
; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+-----------+---------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------------------+
; CLK50 ; Base ; 20.000 ; 50.0 MHz ; 0.000 ; 10.000 ; ; ; ; ; ; ; ; ; ; ; { CLK50 } ;
; clkdiv ; Generated ; 100.000 ; 10.0 MHz ; 0.000 ; 50.000 ; ; 5 ; 1 ; ; ; ; ; false ; CLK50 ; CLK50 ; { clockGenerator|var_clock|q } ;
+------------+-----------+---------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------------------+
+--------------------------------------------------+
; Slow 1100mV 85C Model Fmax Summary ;
+------------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 41.34 MHz ; 41.34 MHz ; clkdiv ; ;
; 163.53 MHz ; 163.53 MHz ; CLK50 ; ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
----------------------------------
; Timing Closure Recommendations ;
----------------------------------
HTML report is unavailable in plain text report export.
+-------------------------------------+
; Slow 1100mV 85C Model Setup Summary ;
+--------+--------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+-------------------+
; CLK50 ; 13.885 ; 0.000 ;
; clkdiv ; 75.810 ; 0.000 ;
+--------+--------+-------------------+
+------------------------------------+
; Slow 1100mV 85C Model Hold Summary ;
+--------+-------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+-------------------+
; CLK50 ; 0.358 ; 0.000 ;
; clkdiv ; 0.468 ; 0.000 ;
+--------+-------+-------------------+
------------------------------------------
; Slow 1100mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.
-----------------------------------------
; Slow 1100mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.
+---------------------------------------------------+
; Slow 1100mV 85C Model Minimum Pulse Width Summary ;
+--------+--------+---------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+---------------------------------+
; CLK50 ; 8.954 ; 0.000 ;
; clkdiv ; 49.158 ; 0.000 ;
+--------+--------+---------------------------------+
+-------------------------------------------------------------------------+
; Setup Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.622 ; 1.036 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.622 ; 1.036 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; -0.587 ; -0.241 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; -0.587 ; -0.241 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; -1.322 ; -1.006 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; -2.320 ; -2.001 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; -2.784 ; -2.482 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 3.775 ; 3.854 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; -1.629 ; -1.258 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; -2.784 ; -2.039 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; -3.486 ; -3.063 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; -2.780 ; -2.180 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; -2.883 ; -2.070 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; -2.877 ; -2.233 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; -3.201 ; -2.697 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; -2.950 ; -2.227 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; -3.215 ; -2.736 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; -1.629 ; -1.258 ; Rise ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+-----------------------------------------------------------------------+
; Hold Times ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; SW[*] ; CLK50 ; 0.578 ; 0.265 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.578 ; 0.265 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; 7.239 ; 6.855 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; 5.514 ; 5.082 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; 5.392 ; 5.015 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; 7.239 ; 6.855 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; 6.393 ; 6.072 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 5.516 ; 4.846 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; 6.993 ; 6.617 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; 6.371 ; 5.807 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; 6.993 ; 6.617 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; 6.408 ; 5.976 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; 6.506 ; 5.910 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; 6.491 ; 6.020 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; 6.746 ; 6.321 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; 6.556 ; 6.017 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; 6.746 ; 6.356 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; 5.411 ; 5.106 ; Rise ; clkdiv ;
+-----------+------------+-------+-------+------------+-----------------+
+-------------------------------------------------------------------------+
; Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; HEX0[*] ; CLK50 ; 16.010 ; 16.172 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 15.865 ; 16.008 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 15.918 ; 16.119 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 15.994 ; 16.172 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 16.010 ; 16.069 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 15.777 ; 15.872 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 15.915 ; 16.096 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 15.726 ; 15.693 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 16.162 ; 16.260 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 15.629 ; 15.643 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 16.162 ; 16.260 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 15.768 ; 15.823 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 15.792 ; 15.848 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 16.078 ; 16.054 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 15.932 ; 15.967 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 16.007 ; 15.910 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 16.174 ; 16.340 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 15.790 ; 15.907 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 15.763 ; 15.923 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 16.174 ; 16.340 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 15.676 ; 15.736 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 15.704 ; 15.794 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 15.830 ; 15.939 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 15.517 ; 15.476 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 16.175 ; 16.194 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 15.581 ; 15.593 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 15.938 ; 16.087 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 15.575 ; 15.612 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 15.968 ; 16.049 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 16.015 ; 16.034 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 16.143 ; 16.194 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 16.175 ; 16.031 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 16.004 ; 16.035 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 16.004 ; 16.035 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 15.959 ; 15.997 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 15.851 ; 15.951 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 15.729 ; 15.747 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 15.619 ; 15.754 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 15.269 ; 15.272 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 15.887 ; 15.724 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 18.686 ; 19.680 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 16.020 ; 16.236 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 15.733 ; 15.777 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 15.724 ; 15.841 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 16.210 ; 16.232 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 18.686 ; 19.680 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 18.091 ; 18.677 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 15.893 ; 15.799 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 16.495 ; 17.265 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 16.206 ; 16.851 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 16.373 ; 17.042 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 16.296 ; 16.935 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 16.187 ; 16.858 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 16.340 ; 16.979 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 16.371 ; 17.029 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 16.495 ; 17.265 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 16.431 ; 17.210 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 13.774 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 13.849 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 13.849 ; Fall ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+-------------------------------------------------------------------------+
; Minimum Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; HEX0[*] ; CLK50 ; 12.043 ; 12.018 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 12.113 ; 12.197 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 12.258 ; 12.387 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 12.332 ; 12.429 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 12.265 ; 12.298 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 12.400 ; 12.482 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 12.209 ; 12.329 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 12.043 ; 12.018 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 11.789 ; 11.868 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 11.875 ; 11.916 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 12.144 ; 12.208 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 11.789 ; 11.884 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 11.819 ; 11.868 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 12.216 ; 12.240 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 11.974 ; 11.969 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 12.152 ; 12.068 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 12.079 ; 12.093 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 12.080 ; 12.148 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 12.120 ; 12.223 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 12.445 ; 12.650 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 12.132 ; 12.241 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 12.079 ; 12.093 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 12.213 ; 12.247 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 12.160 ; 12.102 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 11.722 ; 11.737 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 11.725 ; 11.737 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 12.005 ; 12.106 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 11.722 ; 11.743 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 12.017 ; 12.054 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 12.063 ; 12.096 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 12.206 ; 12.219 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 12.212 ; 12.127 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 11.722 ; 11.700 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 12.410 ; 12.496 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 12.280 ; 12.280 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 12.189 ; 12.300 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 12.163 ; 12.247 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 12.048 ; 12.056 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 11.722 ; 11.700 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 12.182 ; 12.089 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 12.034 ; 12.109 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 12.075 ; 12.218 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 12.093 ; 12.109 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 12.034 ; 12.133 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 12.268 ; 12.256 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 14.824 ; 15.480 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 14.017 ; 14.397 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 12.188 ; 12.135 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 10.837 ; 13.324 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 12.932 ; 13.331 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 13.074 ; 13.465 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 12.996 ; 13.356 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 12.906 ; 13.324 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 13.048 ; 13.420 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 13.067 ; 13.446 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 13.156 ; 13.636 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 13.087 ; 13.556 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 10.837 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 10.834 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 10.834 ; Fall ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
-----------------------------------------------
; Slow 1100mV 85C Model Metastability Summary ;
-----------------------------------------------
No synchronizer chains to report.
+--------------------------------------------------+
; Slow 1100mV 0C Model Fmax Summary ;
+------------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 41.81 MHz ; 41.81 MHz ; clkdiv ; ;
; 168.15 MHz ; 168.15 MHz ; CLK50 ; ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
+------------------------------------+
; Slow 1100mV 0C Model Setup Summary ;
+--------+--------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+------------------+
; CLK50 ; 14.053 ; 0.000 ;
; clkdiv ; 76.083 ; 0.000 ;
+--------+--------+------------------+
+-----------------------------------+
; Slow 1100mV 0C Model Hold Summary ;
+--------+-------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+------------------+
; CLK50 ; 0.341 ; 0.000 ;
; clkdiv ; 0.503 ; 0.000 ;
+--------+-------+------------------+
-----------------------------------------
; Slow 1100mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.
----------------------------------------
; Slow 1100mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.
+--------------------------------------------------+
; Slow 1100mV 0C Model Minimum Pulse Width Summary ;
+--------+--------+--------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+--------------------------------+
; CLK50 ; 8.937 ; 0.000 ;
; clkdiv ; 49.204 ; 0.000 ;
+--------+--------+--------------------------------+
+-------------------------------------------------------------------------+
; Setup Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.630 ; 1.084 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.630 ; 1.084 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; -0.392 ; -0.086 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; -0.392 ; -0.086 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; -1.108 ; -0.837 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; -2.224 ; -1.939 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; -2.741 ; -2.421 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 3.691 ; 3.738 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; -1.580 ; -1.146 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; -2.611 ; -1.846 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; -3.326 ; -2.839 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; -2.575 ; -1.953 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; -2.734 ; -1.903 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; -2.703 ; -2.024 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; -3.032 ; -2.475 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; -2.806 ; -2.049 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; -3.051 ; -2.517 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; -1.580 ; -1.146 ; Rise ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+-----------------------------------------------------------------------+
; Hold Times ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; SW[*] ; CLK50 ; 0.552 ; 0.199 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.552 ; 0.199 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; 6.956 ; 6.541 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; 5.289 ; 4.838 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; 5.143 ; 4.777 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; 6.956 ; 6.541 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; 6.268 ; 5.914 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 5.414 ; 4.724 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; 6.783 ; 6.338 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; 6.145 ; 5.528 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; 6.783 ; 6.338 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; 6.139 ; 5.675 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; 6.298 ; 5.659 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; 6.256 ; 5.741 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; 6.520 ; 6.040 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; 6.347 ; 5.761 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; 6.528 ; 6.076 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; 5.286 ; 4.936 ; Rise ; clkdiv ;
+-----------+------------+-------+-------+------------+-----------------+
+-------------------------------------------------------------------------+
; Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; HEX0[*] ; CLK50 ; 15.490 ; 15.614 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 15.339 ; 15.457 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 15.385 ; 15.554 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 15.456 ; 15.614 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 15.490 ; 15.539 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 15.237 ; 15.327 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 15.386 ; 15.529 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 15.195 ; 15.185 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 15.594 ; 15.675 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 15.042 ; 15.034 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 15.594 ; 15.675 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 15.223 ; 15.244 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 15.251 ; 15.273 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 15.402 ; 15.450 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 15.379 ; 15.392 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 15.365 ; 15.300 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 15.618 ; 15.751 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 15.258 ; 15.359 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 15.242 ; 15.380 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 15.618 ; 15.751 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 15.139 ; 15.192 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 15.171 ; 15.252 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 15.300 ; 15.400 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 14.992 ; 14.984 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 15.574 ; 15.608 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 15.040 ; 15.034 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 15.370 ; 15.491 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 15.048 ; 15.044 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 15.394 ; 15.470 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 15.446 ; 15.466 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 15.565 ; 15.608 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 15.574 ; 15.454 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 15.460 ; 15.492 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 15.460 ; 15.492 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 15.395 ; 15.432 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 15.285 ; 15.389 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 15.166 ; 15.194 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 15.043 ; 15.202 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 14.757 ; 14.744 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 15.320 ; 15.160 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 17.975 ; 18.991 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 15.437 ; 15.634 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 15.196 ; 15.229 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 15.178 ; 15.289 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 15.611 ; 15.647 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 17.975 ; 18.991 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 17.416 ; 17.990 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 15.337 ; 15.252 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 15.784 ; 16.510 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 15.570 ; 16.171 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 15.705 ; 16.335 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 15.613 ; 16.230 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 15.543 ; 16.153 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 15.665 ; 16.285 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 15.692 ; 16.323 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 15.784 ; 16.510 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 15.744 ; 16.486 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 13.258 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 13.351 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 13.351 ; Fall ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+-------------------------------------------------------------------------+
; Minimum Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; HEX0[*] ; CLK50 ; 11.496 ; 11.483 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 11.563 ; 11.638 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 11.713 ; 11.826 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 11.784 ; 11.859 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 11.722 ; 11.753 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 11.882 ; 11.970 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 11.661 ; 11.763 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 11.496 ; 11.483 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 11.265 ; 11.322 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 11.357 ; 11.376 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 11.594 ; 11.657 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 11.265 ; 11.361 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 11.299 ; 11.322 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 11.679 ; 11.683 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 11.462 ; 11.423 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 11.592 ; 11.534 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 11.524 ; 11.535 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 11.524 ; 11.590 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 11.564 ; 11.663 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 11.860 ; 12.103 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 11.596 ; 11.724 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 11.536 ; 11.535 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 11.681 ; 11.691 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 11.603 ; 11.563 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 11.185 ; 11.184 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 11.185 ; 11.184 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 11.441 ; 11.531 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 11.218 ; 11.189 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 11.448 ; 11.497 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 11.506 ; 11.569 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 11.638 ; 11.650 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 11.639 ; 11.559 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 11.205 ; 11.146 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 11.872 ; 11.978 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 11.700 ; 11.712 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 11.601 ; 11.754 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 11.600 ; 11.715 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 11.506 ; 11.493 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 11.205 ; 11.146 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 11.613 ; 11.502 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 11.469 ; 11.543 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 11.493 ; 11.646 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 11.526 ; 11.543 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 11.469 ; 11.600 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 11.673 ; 11.695 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 14.148 ; 14.802 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 13.363 ; 13.738 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 11.616 ; 11.560 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 10.379 ; 12.721 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 12.376 ; 12.751 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 12.488 ; 12.862 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 12.396 ; 12.756 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 12.341 ; 12.721 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 12.457 ; 12.829 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 12.472 ; 12.845 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 12.524 ; 12.994 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 12.477 ; 12.938 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 10.379 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 10.395 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 10.395 ; Fall ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
----------------------------------------------
; Slow 1100mV 0C Model Metastability Summary ;
----------------------------------------------
No synchronizer chains to report.
+-------------------------------------+
; Fast 1100mV 85C Model Setup Summary ;
+--------+--------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+-------------------+
; CLK50 ; 16.580 ; 0.000 ;
; clkdiv ; 86.532 ; 0.000 ;
+--------+--------+-------------------+
+------------------------------------+
; Fast 1100mV 85C Model Hold Summary ;
+--------+-------+-------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+-------------------+
; CLK50 ; 0.178 ; 0.000 ;
; clkdiv ; 0.184 ; 0.000 ;
+--------+-------+-------------------+
------------------------------------------
; Fast 1100mV 85C Model Recovery Summary ;
------------------------------------------
No paths to report.
-----------------------------------------
; Fast 1100mV 85C Model Removal Summary ;
-----------------------------------------
No paths to report.
+---------------------------------------------------+
; Fast 1100mV 85C Model Minimum Pulse Width Summary ;
+--------+--------+---------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+---------------------------------+
; CLK50 ; 8.872 ; 0.000 ;
; clkdiv ; 49.479 ; 0.000 ;
+--------+--------+---------------------------------+
+-------------------------------------------------------------------------+
; Setup Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.455 ; 1.283 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.455 ; 1.283 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; -0.240 ; 0.426 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; -0.240 ; 0.426 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; -0.675 ; 0.048 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; -1.237 ; -0.572 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; -1.466 ; -0.820 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 2.463 ; 3.037 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; -0.923 ; -0.080 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; -1.371 ; -0.261 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; -1.858 ; -1.012 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; -1.395 ; -0.421 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; -1.375 ; -0.231 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; -1.439 ; -0.435 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; -1.682 ; -0.775 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; -1.447 ; -0.369 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; -1.677 ; -0.791 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; -0.923 ; -0.080 ; Rise ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+------------------------------------------------------------------------+
; Hold Times ;
+-----------+------------+-------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.179 ; -0.581 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.179 ; -0.581 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; 3.544 ; 2.749 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; 2.611 ; 1.828 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; 2.551 ; 1.798 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; 3.544 ; 2.749 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; 3.146 ; 2.469 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 2.718 ; 1.647 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; 3.439 ; 2.626 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; 3.008 ; 2.031 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; 3.439 ; 2.626 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; 3.053 ; 2.193 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; 3.028 ; 2.047 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; 3.083 ; 2.196 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; 3.279 ; 2.428 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; 3.091 ; 2.147 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; 3.270 ; 2.441 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; 2.751 ; 1.976 ; Rise ; clkdiv ;
+-----------+------------+-------+--------+------------+-----------------+
+------------------------------------------------------------------------+
; Clock to Output Times ;
+-----------+------------+-------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+--------+------------+-----------------+
; HEX0[*] ; CLK50 ; 8.165 ; 8.364 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 8.127 ; 8.292 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 8.165 ; 8.364 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 8.156 ; 8.359 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 8.142 ; 8.257 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 8.084 ; 8.200 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 8.162 ; 8.348 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 8.085 ; 8.004 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 8.382 ; 8.454 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 8.061 ; 8.118 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 8.331 ; 8.454 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 8.121 ; 8.194 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 8.112 ; 8.188 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 8.283 ; 8.319 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 8.188 ; 8.259 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 8.382 ; 8.258 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 8.271 ; 8.513 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 8.090 ; 8.241 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 8.072 ; 8.241 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 8.271 ; 8.513 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 8.011 ; 8.135 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 8.026 ; 8.145 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 8.115 ; 8.259 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 7.990 ; 7.926 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 8.403 ; 8.426 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 7.989 ; 8.032 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 8.186 ; 8.352 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 7.989 ; 7.996 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 8.214 ; 8.335 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 8.158 ; 8.297 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 8.270 ; 8.426 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 8.403 ; 8.234 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 8.248 ; 8.318 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 8.210 ; 8.307 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 8.225 ; 8.318 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 8.146 ; 8.304 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 8.035 ; 8.127 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 8.038 ; 8.173 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 7.787 ; 7.833 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 8.248 ; 8.067 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 9.879 ; 10.762 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 8.229 ; 8.450 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 8.039 ; 8.132 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 8.061 ; 8.204 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 8.295 ; 8.400 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 9.879 ; 10.762 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 9.442 ; 9.992 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 8.222 ; 8.091 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 8.765 ; 9.433 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 8.606 ; 9.154 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 8.717 ; 9.298 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 8.672 ; 9.229 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 8.623 ; 9.187 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 8.639 ; 9.202 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 8.686 ; 9.267 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 8.765 ; 9.433 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 8.705 ; 9.352 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 7.176 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 7.373 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 7.373 ; Fall ; clkdiv ;
+-----------+------------+-------+--------+------------+-----------------+
+-----------------------------------------------------------------------+
; Minimum Clock to Output Times ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; HEX0[*] ; CLK50 ; 6.487 ; 6.424 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 6.495 ; 6.611 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 6.569 ; 6.713 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 6.559 ; 6.719 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 6.523 ; 6.614 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 6.548 ; 6.662 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 6.546 ; 6.678 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 6.487 ; 6.424 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 6.302 ; 6.367 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 6.340 ; 6.406 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 6.495 ; 6.589 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 6.307 ; 6.369 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 6.302 ; 6.367 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 6.512 ; 6.609 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 6.369 ; 6.431 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 6.576 ; 6.469 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 6.427 ; 6.399 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 6.479 ; 6.584 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 6.487 ; 6.611 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 6.652 ; 6.838 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 6.469 ; 6.567 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 6.427 ; 6.510 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 6.530 ; 6.635 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 6.453 ; 6.399 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 6.253 ; 6.306 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 6.271 ; 6.306 ; Rise ; clkdiv ;
; HEX3[1] ; CLK50 ; 6.419 ; 6.542 ; Rise ; clkdiv ;
; HEX3[2] ; CLK50 ; 6.253 ; 6.314 ; Rise ; clkdiv ;
; HEX3[3] ; CLK50 ; 6.429 ; 6.511 ; Rise ; clkdiv ;
; HEX3[4] ; CLK50 ; 6.438 ; 6.495 ; Rise ; clkdiv ;
; HEX3[5] ; CLK50 ; 6.557 ; 6.630 ; Rise ; clkdiv ;
; HEX3[6] ; CLK50 ; 6.632 ; 6.516 ; Rise ; clkdiv ;
; HEX4[*] ; CLK50 ; 6.244 ; 6.285 ; Rise ; clkdiv ;
; HEX4[0] ; CLK50 ; 6.639 ; 6.738 ; Rise ; clkdiv ;
; HEX4[1] ; CLK50 ; 6.617 ; 6.678 ; Rise ; clkdiv ;
; HEX4[2] ; CLK50 ; 6.555 ; 6.663 ; Rise ; clkdiv ;
; HEX4[3] ; CLK50 ; 6.479 ; 6.577 ; Rise ; clkdiv ;
; HEX4[4] ; CLK50 ; 6.444 ; 6.535 ; Rise ; clkdiv ;
; HEX4[5] ; CLK50 ; 6.244 ; 6.285 ; Rise ; clkdiv ;
; HEX4[6] ; CLK50 ; 6.606 ; 6.480 ; Rise ; clkdiv ;
; HEX5[*] ; CLK50 ; 6.458 ; 6.505 ; Rise ; clkdiv ;
; HEX5[0] ; CLK50 ; 6.473 ; 6.633 ; Rise ; clkdiv ;
; HEX5[1] ; CLK50 ; 6.465 ; 6.539 ; Rise ; clkdiv ;
; HEX5[2] ; CLK50 ; 6.458 ; 6.549 ; Rise ; clkdiv ;
; HEX5[3] ; CLK50 ; 6.548 ; 6.621 ; Rise ; clkdiv ;
; HEX5[4] ; CLK50 ; 8.140 ; 8.859 ; Rise ; clkdiv ;
; HEX5[5] ; CLK50 ; 7.589 ; 8.026 ; Rise ; clkdiv ;
; HEX5[6] ; CLK50 ; 6.609 ; 6.505 ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; 5.851 ; 7.476 ; Rise ; clkdiv ;
; LEDR[0] ; CLK50 ; 7.094 ; 7.476 ; Rise ; clkdiv ;
; LEDR[1] ; CLK50 ; 7.191 ; 7.586 ; Rise ; clkdiv ;
; LEDR[2] ; CLK50 ; 7.146 ; 7.517 ; Rise ; clkdiv ;
; LEDR[3] ; CLK50 ; 7.105 ; 7.500 ; Rise ; clkdiv ;
; LEDR[4] ; CLK50 ; 7.120 ; 7.506 ; Rise ; clkdiv ;
; LEDR[5] ; CLK50 ; 7.158 ; 7.552 ; Rise ; clkdiv ;
; LEDR[6] ; CLK50 ; 7.210 ; 7.683 ; Rise ; clkdiv ;
; LEDR[7] ; CLK50 ; 7.152 ; 7.598 ; Rise ; clkdiv ;
; LEDR[9] ; CLK50 ; 5.851 ; ; Rise ; clkdiv ;
; LEDR[*] ; CLK50 ; ; 5.993 ; Fall ; clkdiv ;
; LEDR[9] ; CLK50 ; ; 5.993 ; Fall ; clkdiv ;
+-----------+------------+-------+-------+------------+-----------------+
-----------------------------------------------
; Fast 1100mV 85C Model Metastability Summary ;
-----------------------------------------------
No synchronizer chains to report.
+------------------------------------+
; Fast 1100mV 0C Model Setup Summary ;
+--------+--------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+------------------+
; CLK50 ; 16.936 ; 0.000 ;
; clkdiv ; 87.953 ; 0.000 ;
+--------+--------+------------------+
+-----------------------------------+
; Fast 1100mV 0C Model Hold Summary ;
+--------+-------+------------------+
; Clock ; Slack ; End Point TNS ;
+--------+-------+------------------+
; CLK50 ; 0.169 ; 0.000 ;
; clkdiv ; 0.175 ; 0.000 ;
+--------+-------+------------------+
-----------------------------------------
; Fast 1100mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.
----------------------------------------
; Fast 1100mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.
+--------------------------------------------------+
; Fast 1100mV 0C Model Minimum Pulse Width Summary ;
+--------+--------+--------------------------------+
; Clock ; Slack ; End Point TNS ;
+--------+--------+--------------------------------+
; CLK50 ; 8.841 ; 0.000 ;
; clkdiv ; 49.509 ; 0.000 ;
+--------+--------+--------------------------------+
+-------------------------------------------------------------------------+
; Setup Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.452 ; 1.319 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.452 ; 1.319 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; -0.210 ; 0.502 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; -0.210 ; 0.502 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; -0.589 ; 0.166 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; -1.147 ; -0.435 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; -1.365 ; -0.667 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 2.118 ; 2.782 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; -0.857 ; 0.020 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; -1.235 ; -0.169 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; -1.698 ; -0.813 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; -1.246 ; -0.270 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; -1.254 ; -0.157 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; -1.276 ; -0.277 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; -1.511 ; -0.587 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; -1.300 ; -0.253 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; -1.510 ; -0.597 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; -0.857 ; 0.020 ; Rise ; clkdiv ;
+-----------+------------+--------+--------+------------+-----------------+
+------------------------------------------------------------------------+
; Hold Times ;
+-----------+------------+-------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+--------+------------+-----------------+
; SW[*] ; CLK50 ; 0.161 ; -0.649 ; Rise ; CLK50 ;
; SW[9] ; CLK50 ; 0.161 ; -0.649 ; Rise ; CLK50 ;
; KEY[*] ; CLK50 ; 3.311 ; 2.484 ; Rise ; clkdiv ;
; KEY[0] ; CLK50 ; 2.464 ; 1.653 ; Rise ; clkdiv ;
; KEY[1] ; CLK50 ; 2.398 ; 1.611 ; Rise ; clkdiv ;
; KEY[2] ; CLK50 ; 3.311 ; 2.484 ; Rise ; clkdiv ;
; KEY[3] ; CLK50 ; 2.988 ; 2.259 ; Rise ; clkdiv ;
; RESET_N ; CLK50 ; 2.564 ; 1.518 ; Rise ; clkdiv ;
; SW[*] ; CLK50 ; 3.239 ; 2.379 ; Rise ; clkdiv ;
; SW[0] ; CLK50 ; 2.829 ; 1.848 ; Rise ; clkdiv ;
; SW[1] ; CLK50 ; 3.239 ; 2.379 ; Rise ; clkdiv ;
; SW[2] ; CLK50 ; 2.859 ; 1.975 ; Rise ; clkdiv ;
; SW[3] ; CLK50 ; 2.864 ; 1.883 ; Rise ; clkdiv ;
; SW[4] ; CLK50 ; 2.878 ; 1.972 ; Rise ; clkdiv ;
; SW[5] ; CLK50 ; 3.069 ; 2.185 ; Rise ; clkdiv ;
; SW[6] ; CLK50 ; 2.901 ; 1.948 ; Rise ; clkdiv ;
; SW[7] ; CLK50 ; 3.063 ; 2.195 ; Rise ; clkdiv ;
; SW[8] ; CLK50 ; 2.602 ; 1.785 ; Rise ; clkdiv ;
+-----------+------------+-------+--------+------------+-----------------+
+-----------------------------------------------------------------------+
; Clock to Output Times ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; HEX0[*] ; CLK50 ; 7.585 ; 7.738 ; Rise ; clkdiv ;
; HEX0[0] ; CLK50 ; 7.539 ; 7.665 ; Rise ; clkdiv ;
; HEX0[1] ; CLK50 ; 7.585 ; 7.738 ; Rise ; clkdiv ;
; HEX0[2] ; CLK50 ; 7.582 ; 7.738 ; Rise ; clkdiv ;
; HEX0[3] ; CLK50 ; 7.564 ; 7.659 ; Rise ; clkdiv ;
; HEX0[4] ; CLK50 ; 7.494 ; 7.590 ; Rise ; clkdiv ;
; HEX0[5] ; CLK50 ; 7.574 ; 7.716 ; Rise ; clkdiv ;
; HEX0[6] ; CLK50 ; 7.504 ; 7.446 ; Rise ; clkdiv ;
; HEX1[*] ; CLK50 ; 7.724 ; 7.805 ; Rise ; clkdiv ;
; HEX1[0] ; CLK50 ; 7.470 ; 7.507 ; Rise ; clkdiv ;
; HEX1[1] ; CLK50 ; 7.711 ; 7.805 ; Rise ; clkdiv ;
; HEX1[2] ; CLK50 ; 7.520 ; 7.572 ; Rise ; clkdiv ;
; HEX1[3] ; CLK50 ; 7.524 ; 7.578 ; Rise ; clkdiv ;
; HEX1[4] ; CLK50 ; 7.659 ; 7.691 ; Rise ; clkdiv ;
; HEX1[5] ; CLK50 ; 7.580 ; 7.631 ; Rise ; clkdiv ;
; HEX1[6] ; CLK50 ; 7.724 ; 7.636 ; Rise ; clkdiv ;
; HEX2[*] ; CLK50 ; 7.649 ; 7.845 ; Rise ; clkdiv ;
; HEX2[0] ; CLK50 ; 7.493 ; 7.606 ; Rise ; clkdiv ;
; HEX2[1] ; CLK50 ; 7.489 ; 7.618 ; Rise ; clkdiv ;
; HEX2[2] ; CLK50 ; 7.649 ; 7.845 ; Rise ; clkdiv ;
; HEX2[3] ; CLK50 ; 7.419 ; 7.511 ; Rise ; clkdiv ;
; HEX2[4] ; CLK50 ; 7.432 ; 7.523 ; Rise ; clkdiv ;
; HEX2[5] ; CLK50 ; 7.534 ; 7.640 ; Rise ; clkdiv ;
; HEX2[6] ; CLK50 ; 7.393 ; 7.349 ; Rise ; clkdiv ;
; HEX3[*] ; CLK50 ; 7.738 ; 7.764 ; Rise ; clkdiv ;
; HEX3[0] ; CLK50 ; 7.389 ; 7.420 ; Rise ; clkdiv ;